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조용래 학생, NTIS 공모전 최우수 제안 선정
우리학교 문화기술대학원 경영/정책랩(지도교수: 김원준)의 박사과정에 재학 중인 조용래 학생이 최근 교육과학기술부가 주관한 "NTIS 별칭 및 제안 공모"에서 최우수 제안으로 선정돼 지난달 29일 서울 양재교육문화회관에서 열린 "2010년 NTIS 사업 최종 보고회 및 시상식"에서 교육과학기술부장관상을 수상했다.
조용래 학생은 이번 공모에서 교육과학기술부 NTIS(국가과학기술정보서비스) 시스템의 복잡성과 비효율성 문제를 아키텍처 혁신 관점에서 개선하는 "통합적 과학기술 지식 아키텍처 구축 방안(Integrated Technological Knowledge Architecture)"을 제안했다.
이 방안은 기존의 NTIS 시스템을 "정보제공체계", "서비스 메뉴체계", "서비스 이용준비", 그리고 "정보의 활용 목적"의 관점으로 구분해 논의하고, 이의 해결·발전방향을 "아키텍처 혁신(Architectural innovation)" 이론의 관점에서 모색했다.
그는 이를 위한 실행방안으로, 서비스 간 연결성 설정 - 일관된 조합의 모듈구성 - 사용자 지향의 아키텍처 구현 - 원천 자료(Raw data) 제공·전산정보 자동 업데이트의 4단계에 걸친 통합지식체계 구축을 제시했다.
NTIS(National science & Technology Information Service, 국가과학기술지식정보서비스)는, 국가 연구개발의 기획에서 성과 활용에 이르기까지의 전 주기에 걸쳐 연구개발의 효율성 제고를 목적으로 시작된 과학기술정보 포털이다. 이를 위해 현재 국가 R&D를 수행하고 있는 15개 부처·청(廳)과의 연계를 통하여 사업·과제, 인력, 연구시설·장비, 연구성과 등 약 56만건에 달하는 주요 R&D 정보를 제공하고 있으며, 지난 2008년 3월부터 대국민 서비스가 시작됐다.
한편, 조용래 군은 이번 수상 이외에도 지난 6월 한화그룹과 한국경영사학회가 주최한 ‘대학생 기업연구 논문 공모전’에서 최우수 논문상을, 지난 12월 지식경제부와 KIAT(한국산업기술진흥원)가 주관한 "기술사업화/기술경영 논문공모전"에서는 우수 논문상을 각각 수상한 바 있다.
[그림.1] 제안구조도
2011.01.05 조회수 24359 -
김도현교수, 교육과학기술부장관상 수상
- 반도체 실리콘 기판에 존재하는 나노스케일 결함의 해석 및 전산모사 기술 개발 -
우리학교 생명화학공학과 김도현 교수가 "NANO KOREA 2010" 심포지엄에서 반도체 실리콘 기판내의 나노스케일 결함 해석 기술로 "나노연구혁신부문 교육과학기술부 장관상"을 수상하였다.
김도현 교수는 반도체 회로의 미세화에 따라 나노스케일 결함에 대한 중요성이 커지는 시점에 이를 예측하고 해석할 수 있는 전산모사 기술을 개발한 연구 성과를 인정받았다.
김 교수팀은 원자단위의 해석 모델을 이용하여, 반도체용 실리콘 기판 내 수nm에서 수십nm까지의 결함을 해석하는 모델을 개발하였으며, 이를 통해 실리콘 단결정 성장 공정과 반도체 Fab 공정을 연계해서 기판 내의 결함을 해석할 수 있는 전산모사를 수행함으로써 실제 결함의 생성과 성장거동을 성공적으로 예측하였다.
[그림1] 결정성장시 생성되는 산소농도 차이에 의해 발생되는 Nano-void의 분포를 나타내었으며 이를 원자 모델을 이용해서 산소농도에 따른 Nano-void 형성를 예측한 결과
[그림2] 결정성장시 발생한 결함이 반도체 Fab 공정에서 oxygen precipitate로 성장하는 과정을 전산모사를 통해 나타낸 결과
[붙임] 용어 설명
반도체 회로 미세화 : 반도체의 Design rule로 Moore"s law에 의해 반도체의 회로 밀도가 18개월 주기로 2배로 늘어나게 된다. 이러한 밀도의 증가를 위해서는 회로 선폭의 감소와 함께 이에 따른 기판의 요구품질도 지속적으로 높아지게 된다.
결정성장 : 다결정 실리콘을 단결정 실리콘으로 성장시키는 방법으로서, 본 연구는 반도체용으로 많이 사용되고 있는 CZ법 (Czochralski)에 대한 연구다.
결함의 종류 : 결함의 종류에는 void성 결함과 precipitate성 결함이 존재한다. Void 성 결함은 vacancy간의 결합을 통해 형성되며, precipitate성 결함은 주로 oxygen과의 결합으로 발생한다.
결함의 영향 : 반도체 칩을 제작하는 중에 회로 설계 영역 즉 표면에서 수 nm까지의 영역에 결함이 존재하는 경우에는 oxidation 두께의 차이가 발생하여 반도체의 불량을 초래할 수 있다.
[그림3] 반도체 수율에 미치는 Grown-in 결함의 영향
2010.08.19 조회수 20986