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IDEC, 삼성전자와 시스템반도체(28나노 FD-SOI MPW) 추가 제작 지원 위한 협약식 개최​
조회수 : 1936 등록일 : 2023-06-21 작성자 : 홍보실

KAIST-삼성 협약식 기념사진

< (왼쪽부터) 박인철 IDEC 소장과 박상훈 삼성전자 전무 >


우리 대학이 반도체 인재 양성을 위한 지원을 확대하기 위해 삼성전자와 '시스템반도체(28나노 FD-SOI* MPW**) 추가 제작 지원' 협약식을 21일 오후 개최했다. 
* FD-SOI(Fully Depleted-Silicon on Insulator 완전 공핍형 실리콘 온 인슐레이터): 모바일 기기, 사물인터넷(IoT) 장치, 웨어러블 디바이스 등의 저전력 및 무선 통신 시스템 분야의 설계에 적합한 반도체 칩
 ** MPW(Multi-Project Wafer): 한 장의 원판(wafer)에 다양한 종류의 반도체를 찍어내는 방식

우리 대학은 반도체설계교육센터(소장 박인철, IC Design Education Center 이하 IDEC)가 주도해 산업통상자원부가 지원하는 '차세대 시스템반도체 설계 전문인력 양성 사업'을 2021년부터 수행하고 있다. 5년간 총 170억 원의 정부 지원금을 투입해 전국 대학의 석·박사급 학생들을 대상으로 반도체 칩 설계부터 제작에 이르는 전문 교육 과정을 제공하는 사업이다.

IDEC은 사업 원년부터 삼성전자와 협력해 28나노 로직(Logic)*** 공정 칩 제작 기회를 수강생들에게 제공해 왔다. 삼성전자가 2026년까지 10회의 공정을 진행해 총 400개의 시스템반도체 칩 제작을 지원하는 것이 기존의 협력 내용이다.
*** 28나노 로직: 28나노미터(㎚·10억분의 1ｍ) 이상의 연산이 가능한 반도체 

이날 협약은 삼성전자가 기존 지원에 28나노 FD-SOI MPW 공정을 5회 더 제공해 200개의 칩 제작 기회를 추가로 지원하기 위해 체결된다. 이로써, '차세대 시스템반도체 설계 전문인력 양성 사업' 기간 중 15회의 공정이 진행돼 총 600개의 칩이 제작될 예정이다. 

반도체 칩 제작은 전공 대학원생들이 이론 교육으로 설계한 도면을 웨이퍼에 적용해 실물을 만들어내는 중요한 과정이다. 실물 칩을 활용한 실험을 통해 설계의 적합성을 검증할 수 있기 때문이다. 하지만 반도체 위탁 생산 업체에 의뢰해 칩을 제작하려면 통상적으로 최소 수천만 원에서 수억 원까지 비용이 발생하기 때문에 학생들이 칩을 제작할 기회를 얻기는 쉽지 않은 실정이다. 

'차세대 시스템반도체 설계 전문인력 양성 사업'은 KAIST IDEC을 통해 매년 160개의 칩 제작을 지원하고, 전자설계자동화툴(EDA tool)을 4천 카피를 학생들에게 제공하고 있다. 또한, 150여 개의 설계 전문 강좌가 개설되었으며, 올 한 해 76개 대학 4백여 명의 교수가 참여 중이다. 

IDEC은 삼성전자로부터 유일하게 칩 제작을 지원받는 시스템반도체 인력양성 사업을 수행하고 있다. 두 기관은 이번 협약을 바탕으로 반도체 전문 인력양성을 위한 협력과 노력을 다시 한번 공고히 다질 방침이다. 

IDEC 동탄교육장에서 열리는 협약식에는 박인철 소장과 박상훈 삼성전자 상무 등 양 기관 관계자들이 참석한다. 협약식 이후에는 올해 하반기에 28나노 FD-SOI 공정에 참여하는 20개 대학의 40팀을 대상으로 설계설명회를 함께 진행한다.

박인철 IDEC 소장은 "KAIST IDEC의 전문 인력 양성 사업은 전국의 많은 반도체 설계 분야 대학원생들이 반도체 제작 공정에 직접 참여해 실전 경험과 프로젝트 참여 경력을 쌓는 중요한 기반이 되고 있다"라면서, "학계와 긴밀한 협력을 유지하며 인재 양성을 위한 지원을 아끼지 않는 삼성전자의 노력이 반도체 산업 발전에 큰 힘이 될 것"이라고 말했다.

한편, 1995년 설립된 KAIST IDEC은 시스템반도체 분야의 전문 설계 인력양성의 산실이다. 지난 28년간 삼성전자와 협력해 1,840개 설계팀에 칩 제작 기회를 제공했으며, 현재는 고성능 설계가 가능한 28나노 공정까지 지원하고 있다.

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