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인물

김도현교수, 교육과학기술부장관상 수상​
조회수 : 12623 등록일 : 2010-08-19 작성자 : kaist_news

- 반도체 실리콘 기판에 존재하는 나노스케일 결함의 해석 및 전산모사 기술 개발 -

우리학교 생명화학공학과 김도현 교수가 "NANO KOREA 2010" 심포지엄에서 반도체 실리콘 기판내의 나노스케일 결함 해석 기술로 "나노연구혁신부문 교육과학기술부 장관상"을 수상하였다.

김도현 교수는 반도체 회로의 미세화에 따라 나노스케일 결함에 대한 중요성이 커지는 시점에 이를 예측하고 해석할 수 있는 전산모사 기술을 개발한 연구 성과를 인정받았다.

김 교수팀은 원자단위의 해석 모델을 이용하여, 반도체용 실리콘 기판 내 수nm에서 수십nm까지의 결함을 해석하는 모델을 개발하였으며, 이를 통해 실리콘 단결정 성장 공정과 반도체 Fab 공정을 연계해서 기판 내의 결함을 해석할 수 있는 전산모사를 수행함으로써 실제 결함의 생성과 성장거동을 성공적으로 예측하였다.



[그림1] 결정성장시 생성되는 산소농도 차이에 의해 발생되는 Nano-void의 분포를 나타내었으며 이를 원자 모델을 이용해서 산소농도에 따른 Nano-void 형성를 예측한 결과



[그림2] 결정성장시 발생한 결함이 반도체 Fab 공정에서 oxygen precipitate로 성장하는 과정을 전산모사를 통해 나타낸 결과

[붙임] 용어 설명

반도체 회로 미세화 : 반도체의 Design rule로 Moore"s law에 의해 반도체의 회로 밀도가 18개월 주기로 2배로 늘어나게 된다. 이러한 밀도의 증가를 위해서는 회로 선폭의 감소와 함께 이에 따른 기판의 요구품질도 지속적으로 높아지게 된다.

결정성장 : 다결정 실리콘을 단결정 실리콘으로 성장시키는 방법으로서, 본 연구는 반도체용으로 많이 사용되고 있는 CZ법 (Czochralski)에 대한 연구다.

결함의 종류 : 결함의 종류에는 void성 결함과 precipitate성 결함이 존재한다. Void 성 결함은 vacancy간의 결합을 통해 형성되며, precipitate성 결함은 주로 oxygen과의 결합으로 발생한다.

결함의 영향 : 반도체 칩을 제작하는 중에 회로 설계 영역 즉 표면에서 수 nm까지의 영역에 결함이 존재하는 경우에는 oxidation 두께의 차이가 발생하여 반도체의 불량을 초래할 수 있다.

 
[그림3] 반도체 수율에 미치는 Grown-in 결함의 영향

김도현교수, 교육과학기술부장관상 수상 이미지
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