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IDEC, 삼성전자와 시스템반도체(28나노 FD-SOI MPW) 추가 제작 지원 위한 협약식 개최
우리 대학이 반도체 인재 양성을 위한 지원을 확대하기 위해 삼성전자와 '시스템반도체(28나노 FD-SOI* MPW**) 추가 제작 지원' 협약식을 21일 오후 개최했다. * FD-SOI(Fully Depleted-Silicon on Insulator 완전 공핍형 실리콘 온 인슐레이터): 모바일 기기, 사물인터넷(IoT) 장치, 웨어러블 디바이스 등의 저전력 및 무선 통신 시스템 분야의 설계에 적합한 반도체 칩 ** MPW(Multi-Project Wafer): 한 장의 원판(wafer)에 다양한 종류의 반도체를 찍어내는 방식우리 대학은 반도체설계교육센터(소장 박인철, IC Design Education Center 이하 IDEC)가 주도해 산업통상자원부가 지원하는 '차세대 시스템반도체 설계 전문인력 양성 사업'을 2021년부터 수행하고 있다. 5년간 총 170억 원의 정부 지원금을 투입해 전국 대학의 석·박사급 학생들을 대상으로 반도체 칩 설계부터 제작에 이르는 전문 교육 과정을 제공하는 사업이다. IDEC은 사업 원년부터 삼성전자와 협력해 28나노 로직(Logic)*** 공정 칩 제작 기회를 수강생들에게 제공해 왔다. 삼성전자가 2026년까지 10회의 공정을 진행해 총 400개의 시스템반도체 칩 제작을 지원하는 것이 기존의 협력 내용이다. *** 28나노 로직: 28나노미터(㎚·10억분의 1m) 이상의 연산이 가능한 반도체 이날 협약은 삼성전자가 기존 지원에 28나노 FD-SOI MPW 공정을 5회 더 제공해 200개의 칩 제작 기회를 추가로 지원하기 위해 체결된다. 이로써, '차세대 시스템반도체 설계 전문인력 양성 사업' 기간 중 15회의 공정이 진행돼 총 600개의 칩이 제작될 예정이다. 반도체 칩 제작은 전공 대학원생들이 이론 교육으로 설계한 도면을 웨이퍼에 적용해 실물을 만들어내는 중요한 과정이다. 실물 칩을 활용한 실험을 통해 설계의 적합성을 검증할 수 있기 때문이다. 하지만 반도체 위탁 생산 업체에 의뢰해 칩을 제작하려면 통상적으로 최소 수천만 원에서 수억 원까지 비용이 발생하기 때문에 학생들이 칩을 제작할 기회를 얻기는 쉽지 않은 실정이다. '차세대 시스템반도체 설계 전문인력 양성 사업'은 KAIST IDEC을 통해 매년 160개의 칩 제작을 지원하고, 전자설계자동화툴(EDA tool)을 4천 카피를 학생들에게 제공하고 있다. 또한, 150여 개의 설계 전문 강좌가 개설되었으며, 올 한 해 76개 대학 4백여 명의 교수가 참여 중이다. IDEC은 삼성전자로부터 유일하게 칩 제작을 지원받는 시스템반도체 인력양성 사업을 수행하고 있다. 두 기관은 이번 협약을 바탕으로 반도체 전문 인력양성을 위한 협력과 노력을 다시 한번 공고히 다질 방침이다. IDEC 동탄교육장에서 열리는 협약식에는 박인철 소장과 박상훈 삼성전자 상무 등 양 기관 관계자들이 참석한다. 협약식 이후에는 올해 하반기에 28나노 FD-SOI 공정에 참여하는 20개 대학의 40팀을 대상으로 설계설명회를 함께 진행한다. 박인철 IDEC 소장은 "KAIST IDEC의 전문 인력 양성 사업은 전국의 많은 반도체 설계 분야 대학원생들이 반도체 제작 공정에 직접 참여해 실전 경험과 프로젝트 참여 경력을 쌓는 중요한 기반이 되고 있다"라면서, "학계와 긴밀한 협력을 유지하며 인재 양성을 위한 지원을 아끼지 않는 삼성전자의 노력이 반도체 산업 발전에 큰 힘이 될 것"이라고 말했다.한편, 1995년 설립된 KAIST IDEC은 시스템반도체 분야의 전문 설계 인력양성의 산실이다. 지난 28년간 삼성전자와 협력해 1,840개 설계팀에 칩 제작 기회를 제공했으며, 현재는 고성능 설계가 가능한 28나노 공정까지 지원하고 있다.
2023.06.21
조회수 1797
고성능 조립형 SSD 시스템반도체 최초 개발
최근 인공지능을 훈련하기 위해 더 많은 데이터가 필요해지면서 그 중요성은 더욱 증가하고 있으며, 이에 데이터 센터 및 클라우드 서비스를 위한 주요 저장장치인 고성능 SSD(Solid State Drive, 반도체 기억소자를 사용하는 저장장치) 제품의 필요성이 높아지고 있다. 하지만, 고성능 SSD 제품일수록 SSD 내부의 구성요소들이 서로의 성능에 크게 영향을 미치는 상호-결합형(tightly-coupled) 구조의 한계에 부딪혀 성능을 극대화하기 어려웠다. 우리 대학 전기및전자공학부 김동준 교수 연구팀이 고성능 조립형 SSD 시스템 개발을 통해 차세대 SSD의 읽기/쓰기 성능을 비약적으로 높일 뿐 아니라 SSD 수명연장에도 적용 가능한 SSD 시스템 반도체 구조를 세계 최초로 개발했다고 15일 밝혔다. 김동준 교수 연구팀은 기존 SSD 설계가 갖는 상호-결합형 구조의 한계를 밝히고, CPU, GPU 등의 비메모리 시스템 반도체 설계에서 주로 활용되는 칩 내부에서 패킷-기반 데이터를 자유롭게 전송하는 온-칩 네트워크 기술을 바탕으로 SSD 내부에 플래시 메모리 전용 온-칩 네트워크를 구성함으로써 성능을 극대화하는 상호-분리형(de-coupled) 구조를 제안했으며, 이를 통해 SSD의 프론트-엔드 설계와 백-엔드 설계의 상호 의존도를 줄여 독립적으로 설계하고 조립 가능한 ‘조립형 SSD’를 개발했다. ※온-칩 네트워크(on-chip network): CPU/GPU등의 시스템 반도체 설계에 쓰이는 칩 내부의 요소에 대한 패킷-기반 연결구조를 말한다. 온-칩 네트워크는 고성능 시스템 반도체를 위한 필수적인 설계 요소중 하나로서 반도체칩의 규모가 증가할수록 더욱 중요해지는 특징이 있다. 김동준 교수팀이 개발한 조립형 SSD 시스템 구조는 내부 구성요소 중 SSD 컨트롤러 내부, 플래시 메모리 인터페이스를 기점으로 CPU에 가까운 부분을 프론트-엔드(front-end), 플래시 메모리에 가까운 부분을 백-엔드(back-end)로 구분하고, 백-엔드의 플래시 컨트롤러 사이 간 데이터 이동이 가능한 플래시 메모리 전용 온-칩 네트워크를 새롭게 구성해, 성능 감소를 최소화하는 상호-분리형 구조를 제안했다. SSD를 구동하는 핵심 요소인 플래시 변환 계층의 일부 기능을 하드웨어로 가속하여 플래시 메모리가 갖는 한계를 능동적으로 극복할 수 있는 계기를 마련하였고 상호-분리형 구조는 플래시 변환 계층이 특정 플래시 메모리의 특성에 국한되지 않고, 프론트-엔드 설계와 백-엔드 설계를 독립적으로 수행하는 설계의 용이성을 가지는 점이 ‘조립형’ SSD 구조의 장점이라고 밝혔다. 이를 통해, 기존 시스템 대비 응답시간을 31배 줄일 수 있었고 SSD 불량 블록 관리기법에도 적용해 약 23%의 SSD 수명을 연장할 수 있다고 연구팀 관계자는 설명했다. 전기및전자공학부 김지호 박사과정이 제1 저자, 전기및전자공학부 정명수 교수가 공동 저자로 참여한 이번 연구는 미국 플로리다주 올랜도에서 열리는 컴퓨터 구조 분야 최우수 국제 학술대회인 `제50회 국제 컴퓨터 구조 심포지엄(50th IEEE/ACM International Symposium on Computer Architecture, ISCA 2023)'에서 6월 19일 발표될 예정이다. (논문명: Decoupled SSD: Rethinking SSD Architecture through Network-based Flash Controllers). 연구를 주도한 김동준 교수는 “이번 연구는 기존의 SSD가 가지는 구조적 한계를 규명했다는 점과 CPU와 같은 시스템 메모리 반도체 중심의 온-칩 네트워크 기술을 적용해 하드웨어가 능동적으로 필요한 일을 수행할 수 있다는 점에서 의의가 있으며 차세대 고성능 SSD 시장에 기여할 것으로 보인다”며, “상호-분리형 구조는 수명연장을 위해서도 능동적으로 동작하는 SSD 구조로써 그 가치가 성능에만 국한되지 않아 다양한 쓰임새를 가진다며”연구의 의의를 설명했다. 이번 연구는 컴퓨터 시스템 저장장치 분야의 저명한 연구자인 KAIST 정명수 교수와 컴퓨터 구조 및 인터커넥션 네트워크(Interconnection Network) 분야의 권위자인 김동준 교수, 두 세계적인 연구자의 융합연구를 통해 이루어낸 연구라는 의미가 있다고 관계자는 설명했다. 한편 이번 연구는 한국연구재단, 삼성전자, 반도체설계교육센터(IDEC), 정보통신기획평가원 차세대지능형반도체기술개발사업의 지원을 받아 수행됐다.
2023.06.15
조회수 2350
IDEC 동탄 교육장 개소 및 시스템반도체설계 실무인력양성과정 시작
우리 대학이 국내 반도체 팹리스(설계 전문회사)의 만성적인 인력 부족 현상을 해소하기 위해 외부 교육장을 개소하고 실무 인력 양성에 나선다. KAIST 반도체설계교육센터(소장 박인철, 이하 IDEC)는 4일 'KAIST IDEC 동탄 교육장 개소식 및 시스템반도체설계 실무인력양성과정 제1기 입교식'을 개최했다. KAIST IDEC 동탄 교육장은 지난해 11월 체결한 화성시와 KAIST 간 업무협약을 바탕으로 설치됐다. 롯데백화점 동탄점이 화성시에 기부한 KAIST-화성 사이언스 허브에 입주하며, 산업계가 필요로 하는 시스템반도체 설계 교육센터를 운영하고 관련 교육과정을 개발할 예정이다. 이날 행사에서는 교육장 개소식과 함께 시스템반도체설계 실무인력양성과정 제1기 입교식이 개최됐다. 시스템반도체설계 실무인력양성과정은 산업현장에 투입할 수 있는 실무 인력을 양성하는 중·장기 교육 프로그램이다. 이를 위해, 지난 6월 말부터 수강생을 모집했다. 당초 40명을 선발할 예정이었으나, 총 306명이 지원해 8대 1이 넘는 높은 경쟁률을 기록했다. IDEC은 수강생들의 실질적인 수요를 반영해 계획된 정원을 두 배로 늘린 80명을 최종 선발했다.이날 입교한 학생들은 오는 11월까지 총 16주 동안 반도체 설계 전문교육을 받게 된다. 아날로그 트랙 40명, 디지털 칩 설계 특화 트랙 40명으로 구분되어 각각 기초과정부터 설계 실습이 포함된 심화 과정까지 아우르는 교육과정을 수강하게 된다. 이를 위해, KAIST, POSTECH 등 국내 우수대학 교수와 현직 설계 기업 임원 및 엔지니어 등 총 23명의 반도체 설계 전문 강사진을 초빙했다.또한, 교육과정 중 수강생 대상으로 기업설명회 등을 개최하며, 한국팹리스연합(회장 이서규)과 연계해 교육 수료자들에게 관련 분야 취업 기회도 제공할 예정이다. 차년도에는 기업과 수강생의 수요를 조사하여 FPGA(Field Programmable Gate Array: 용도에 맞게 회로를 다시 새겨넣을 수 있는 비메모리 반도체), 인공지능(AI) 트랙 등의 추가 교육과정도 신설할 계획이다. 이날 행사에는 이승섭 KAIST 부총장, 박인철 KAIST IDEC 소장, 임종철 화성시 부시장, 이서규 한국팹리스연합 회장, 이윤식 반도체공학회 회장, 백광현 대한전자공학회 부회장, 라정인 산업통상자원부 사무관 및 교육생 80명이 참석했다. 임종철 화성시 부시장은 축사를 통해 "화성시와 KAIST 그리고 롯데백화점이 손을 잡은 이 공간에서 우리나라 반도체 산업을 이끌 핵심 인재를 배출할 수 있도록 각 기관의 적극적인 지원을 부탁드린다"라고 전했다.박인철 KAIST IDEC 소장은 "산업체 현장에 즉시 투입할 수 있는 실무 인력을 양성하는 이번 프로그램이 국내 반도체 중소·중견 팹리스 업계의 인력 부족 현상을 해소하는 데 보탬이 되길 기대한다"라고 포부를 밝혔다.
2022.08.04
조회수 5619
유회준칼럼 "반도체산업의 핵심 "시스템반도체""
우리학교 유회준 교수(전기및전자공학과)가 "시스템반도체"에 대한 칼럼을 IT일간지 디지털 타임스 2009년 10월 22일자에 기재했다. 제목 [디지털포럼] 반도체 산업의 핵심 "시스템반도체" 저자 유회준 전기및전자공학과 교수 신문 디지털 타임스 일시 2009/10/22(목) 기고문보기 http://www.dt.co.kr/contents.html?article_no=2009102202012251614002
2009.10.22
조회수 8896
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